超声波流量计关于时差法的探讨 三十一

在真正的PLD／FPGA设计中，通常建议采用原理图和HDL结合的方法来设计。HDL和传统的电路原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但是效率不如原理图：原理图输入的可控性好，效率高，比较直观，但是设计规模很大的时候显得很烦琐，移植性差。

4．4．1 Verilog—HDL硬件描述语言

Verilog—HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性介于简单的门和完整的电子数字系统之间。数字系统能够按照层次描述，并可以在相同描述中显式地进行时序建模。

Verilog．HDL语言具有以下描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应濂控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Veritog—HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从外部访问设计，包括模拟的具体控制和运行。

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