超声波流量计关于时差法的探讨 三十二

Verilog—HDL语言不仅定义了语法，而且对每个语法都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog—HDL语言仿真器进行验证。Verilog—HDL语言从c语言中继承了很多操作符和结构。Verilog—HDL语言提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog．HDL语言的核心子集易于学习和使用，这对大多数建模来说已经足够了。当然，完整的已经描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

下面列出的是Verilog—HDL硬件描述语言的主要能力：

>基本逻辑门，例如and、or和nand等都内置在语言中。

>用户定义原语(UDP)创建的灵活性，用户定义的原语既可以是组

浙江大学硕：E学位论文

合逻辑原语，也可以是时序逻辑原语。

开关级基本结构模型，例如pmos和llnlos等也被内置在语言中。

提供显示语言结构指定设计中的端口到端口的时延和设计的时序检查。

可以采用三种不同方式或者混合方式对设计建模。这些方式包括：行为描述方式---使用过程化结构建模；数据流方式---使用连续赋值语句方式建模；结构化方式——使用门和模块实例语句描述建模。

详情请浏览公司网站的产品中心 http://www.dlysys.com/  超声波流量计