超声波流量计关于时差法的探讨 三十三

Verilog—HDL语言中有两类数据类型：线型数据类型和寄存器型数据类型。线型表示构件问的物理连线，而寄存器型表示抽象的数据存储元件。

能够描述层次设计，可使用模块实例结构描述任何层次。

设计的规模可以是任意的，语言不对设计的规模施加任何限制。

Verilog—HDL语言不再是某些公司的专有语言，而是IEEE标准。

人和机器都可以阅读Verilog—HDL语言，因此它可以作为EDA工具和设计者之间交互的语言。

设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级(RTL)到算法级，包括进程和队列级。

能够使用内置开关级原语在开关级对设计完整建模。

同一语言可以用于，生成模拟激威和指定测试的验证约束条件，如指定输入值。

Verilog-HDL语言能够监控模拟验证的执行，模拟验证执行过程中设计的值也能够与期望值比较，在不匹配的情况下，打印报告消息。

在行为级描述中，Verilog—HDL语言不仅能够在RTL级上进行设计描述。

能够使用门和模块实例化语句在结构级进行结构描述。

Verilog—HDL语言还具有内置逻辑函数，如按位与和按位或。

对高级编程语言结构，如条件语句、情况语句和循环语句，语奇中都可以使用。

可以显式地对并发和定时进行建模。

提供强有力的文件读写能力。

语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果。

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