超声波流量计关于时差法的探讨 三十四

4．4．2 FPGA开发流程

用VHDL，Verilog—HDL语言开发PLD／FPGA的流程图。

1．文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为．vhd文件，Verilog—HDL保存为．v文件。

2．功能仿真：将文件调入HDL仿真软件进行功能仿着，检查逻辑功能是否正确，这也叫前仿真。对简单的文件可以跳过这一步的，只在布线完成以后，进行时序仿真。

3．逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简单的布尔表达式和信号的连接关系。

4．布局布线：通过传输、映射及元器件的放置和布线后把设计好的逻辑安放到PLD/FPGA内。

5． 时序仿真：需要利用在布局布线中获得的参数，用仿真软件验证电路的时序，这也叫后仿真。

6．编程下载：确认仿真无误后生成硬件配置文件(．bit)，将．bit文件下载到芯片中。

通常以上过程可以在PLD，FPGA厂家提供的开发工具(如MAXPLUS系列，ISE)中完成，但是许多集成的PLD开发软件只支持VHDL／Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好。

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