多声道气体超声波流量计信号处理探讨 四十九

4．3．1时钟管理模块

时钟可以比喻成数字逻辑中的血液，几乎所有的信号都需要依靠时钟来向前传递。没有稳定、纯净的时钟作保障，再强大的数字芯片也无法完全发挥其功能。

在FPGA的逻辑设计中，对于时钟域的设计是至关重要的。

Altera在其FPGA中内嵌了PLL，专门用于进行时钟管理，可以用做频率综合，也可以用来去时钟抖动、修正占空比和移相等处理。

PLL工作的原理：压控振荡器VCO通过自振输出一个时钟，同时反馈给输入端的频率相位检测器PFD，PFD根据比较输入时钟和反馈时钟的相位来判断VCO输出的快慢，同时输出Pump—up和Pump—down信号给环路低通滤波器LPF，LPF把这些信号转换成电压信号，再通过控制VCO的输出频率，当PFD检测到输入时钟和反馈时钟边沿对齐时，PLL就锁定了。

超声波流量计